PCB设计挑战和建议作为PC、服务器和消费电子产品中重要的硬盘驱动器接口，串行ATA(SATA)发展迅猛并日益盛行。随着基于磁盘的存储在所有电子市场领域中变得越来越重要，系统设计工程师需要知道采用第一代SATA(1.5Gbps)和第二代SATA(3.0Gbps)协议的产品设计中的独特挑战。此外，系统设计工程师还需要了解新的SATA特性，以使其用途更广，功能更强，而不仅仅是简单地代替并行ATA。充分利用这些新特性并克服设计中存在的障碍，对成功推出采用SATA接口的产品非常关键。
日趋复杂的PCB布局布线设计对保证高速信号(如SATA)的正常工作至关重要。由于第一代和第二代SATA的速度分别高达1.5Gbps和3.0Gbps，因此铜箔蚀刻线布局的微小改动都会对电路性能造成很大的影响。SATA信号的上升时间约为100ps，如此快的上升时间，再加上有限的电信号传输速度，所以即使很短的走线也必须当成传输线来对待，因为这些走线上有很大部分的上升(或下降)电压。
高频效应处理不好，将会导致PCB无法工作或者工作起来时好时坏。为保证采用FR4PCB板的SATA设计正常工作，必须遵守下面列出的FR4PCB布局布线规则。这些规则可分为两大类：设计使用差分信号和避免阻抗不匹配。
高速差分信号设计规则包括：
SATA是高速差分信号，一个SATA连接包含一个发送信号对和一个接收信号对，这些差分信号的走线长度差别应小于5mil。使差分对的走线长度保持一致非常重要，不匹配的走线长度会减小信令之间的差值，增加误码率，而且还会产生共模噪声，从而增加EMI辐射。差分信号线对应该在电路板表层并排走线(微带线)，如果差分信号线对必须在不同的层走线，那么过孔两侧的走线长度必须保持一致。
差分信号线对的走线不能太靠近，建议走线间距是走线相对于参考平面高度的6至10倍(最好是10倍)。
为减少EMI，差分对的走线间距不要超过150mil。
SATA差分对的差分阻抗必须为100欧姆。
为减少串扰，同一层其它信号与差分信号线对之间的间距至少为走线相对于参考平面高度的10至15倍。
在千兆位传输速度的差分信号上不要使用测试点。
避免阻抗不匹配的设计规则包括：
注意避免不正确的走线宽度和走线相对于参考平面的高度，走线宽度和走线相对于参考平面的高度决定走线阻抗。
保持完整的参考平面。在高速信号走线两侧，走线相对于参考平面高度10倍距离范围内，参考平面不应被切断或有挖空的区域。
采用宽度过窄以致无法可靠蚀刻的走线，经常会导致走线的宽度或高度发生变化，从而产生问题。最小的走线宽度和走线相对于参考平面的高度应为4mil。
采用0402封装的10nF电容，尽量减少走线宽度与电容焊盘宽度的差别。
尽可能在同一层走线，如果一定要改变走线层，则必须保证走线层改变后仍有合适的回流路径。
标题：高速USB2．0设备的PCB板设计
2009-07-1120:16:56
高速USB2．0设备的PCB板设计
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通用串行总线(UniversalSerialBus)从诞生发展到今天，USB协议已从1．1过渡到2．O，作为其重要指标的设备传输速度，从1．5Mbps；的低速和12Mbps的全速，提高到如今的480Mbps的高速。USB接口以其速度快、功耗低、支持即插即用、使用安装方便等优点得到了广泛的应用。目前，市场上以USB2．0为接口的产品越来越多，绘制满足USB2．0协议高速数据传输要求的PCB板对产品的性能、可靠性起着极为重要的作用，并能带来明显的经济效益。USB2．0接口是目前许多高速数据传输设备的首选接口，实践表明：在高速USB主、从设备的研发过程中，正确设计PCB板能充分发挥USB2．O高速性能。但是，若PCB板设计不当，则传输速率可能根本达不到预期目的，甚至会导致高速USB2．0设备只能工作在全速状态。下面介绍USB2．0设备高速数据传输PCB板设计。1USB2．0接口差分信号线设计USB2．0协议定义由两根差分信号线(D+、D-)传输高速数字信号，最高的传输速率为480Mbps。差分信号线上的差分电压为400mV，差分阻抗(Zdiff)为90(1±O．1)Ω。在设计PCB板时，控制差分信号线的差分阻抗对高速数字信号的完整性是非常重要的，因为差分阻抗影响差分信号的眼图、信号带宽、信号抖动和信号线上的干扰电压。差分线2D模型如图1所示。
差分线由两根平行绘制在PCB板表层(顶层或底层)发生边缘耦合效应的微带线(Microstrip)组成的，其阻抗由两根微带线的阻抗及其和决定，而微带线的阻抗(Zo)由微带线线宽(W)、微带线走线的铜皮厚度(T)、微带线到最近参考平面的距离(H)以及PCB板材料的介电常数(Er)决定，其计算公式为：Zo={87/sqrt(Er+1．41)]}ln[5．98H/(0．8W+T)]。影响差分线阻抗的主要参数为微带线阻抗和两根微带线的线间距(S)。当两根微带线的线间距增加时，差分线的耦合效应减弱，差分阻抗增大；线间距减少时，差分线的耦合效应增强，差分阻抗减小。差分线阻抗的计算公式为：Zdiff=2Zo（1-0.48exp(-0.96S/H))。微带线和差分线的计算公式在O．1
保护地和信号地之间的间距不应小于25mil，以减少两个地之间的边缘耦合作用。保护地不要大面积覆铜，一根100mli宽度的铜箔线就已能满足保护地的功能需要了。在绘制USB电源线、信号地和保护地时，应注意以下几点：USB插座的1、2、3、4脚应在信号地的包围范围内，而不是在保护地的包围范围内。USB差分信号线和其他信号线在走线的时候不应与保护地层出现交叠。电源层和信号地层在覆铜的时候要注意不应与保护地层出现交叠。电源层要比信号地层内缩20D，D为电源层与信号地层之间的距离。如果差分线所在层的信号地需要大面积覆铜，注意信号地与差分线之间要保证35mil以上的间距，以免覆铜后降低分线的阻抗。在其他信号层可以放置一些具有信号地属性的过孔，增加信号地的连接性，缩短信号电流回流路径。在USB总线的电源线和PCB板的电源线上，可以加磁珠增加电源的抗干扰能力。3USB2．0其他信号的拓扑结构设计USB2．O提供高达480Mbps的传输速率，因此芯片需要外接一个较高频率的晶振，例如Cypress公司的CY7C68013需要外接1个24MHz的晶振。晶振应尽量靠近USB芯片的时钟输入脚，时钟线不能跨越USB2．0的差分线，晶振下不要布置任何信号线，并且在时钟线周围应覆有完整的信号地，以降低时钟线对其他信号线的干扰，特别是对差分线的干扰。在绘制USB芯片与其他芯片相连的数据线时，应保证线间距不小于8mil。结语按EMC、EMI原理和信号完整性要求设计的USB2．0设备PCB板，传输速率可以达到300Mbps以上。高速数字信号传输PCB板设计是一个比较复杂的领域，对设计人员的要求比较高，设计周期也比较长。 |
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