现在人们普遍认为，以摩尔定律的预期速率进行器件缩放，以及相应地，完全通过改进通用CPU来实现功率/性能缩放的时代将结束。摩尔定律的终结将增加对特定领域加速器（DSA）的需求和使用，以满足云基础设施、网络基础设施和物联网/无线边缘等应用对芯片功率和性能要求。作为一个重要的数据点，近年来的HotChips会议展示了许多面向基础设施应用的领域特定SoC，包括几个神经网络加速器、云处理、安全处理和交换结构。异构集成-Chiple DSA通常是作为单片IC开发和实现的。在单片ASIC（专用集成电路）中，加速器中的所有元件都是在一个硅片上用一种工艺设计和制造的。随着工艺几何图形的缩小，开发ASIC的成本变得高得令人望而却步，例如，在7nm工艺节点上的成本超过2.5亿美元[14]。在如今的发展过程中，只有非常大的市场容量才能证明定制ASIC的发展是合理的。
与一般用途的CPU相比，DSA通常服务于更小的市场。ASIC设计师试图通过整合大量第三方知识产权（IP）核来降低设计成本。第二种控制成本的方法是选择一个更经济的工艺节点，比如16nm，而不是7nm甚至22nm。在太老的节点上，如果要实现应用所需的全部功能，可能会使硅片的面积太大而无法经济地制造。
异构集成系统提供了一种新的设计方案。在这些系统中，产品中的不同组件在独立的裸片上设计和实现，称为chiplet。不同的裸片可以使用不同的工艺节点制造，甚至可以由不同的供应商提供。第三方chiplet可以减少设计时间和成本。但这种方法的可行性常常受到片间互连的性能和可用性的限制。直到最近，片间互连的功耗和性能比片内互连要糟糕3-4个数量级。这需要强制进行高带宽访问的资源，比如外部内存接口和主机接口不能移出芯片。已经开发出了几种新技术从简单到高度并行的高速串行接口，来改进片间连接的电源效率。新的封装技术已被开发，来支持这些不同接口的多芯片封装。
chiplet技术的发展引起了大型商业公司和政府研究机构的关注。Intel、AMD、Intel和Xilinx在多chiplet系统上处理完整的堆栈连接、逻辑数据传输和应用程序执行。他们的工作主要使用专有协议，并且是封闭系统，整个异构系统由单个供应商控制。而云计算和网络运营商的能力、性能和成本要求将根据加速器在网络中的部署位置而有所不同。运营商也更愿意通过跨多个供应商组合一流的解决方案来组装定制化的加速器。
目前的标准化工作在很大程度上局限于片间通信的PHY（物理层）协议。最著名的标准是基于开放式高带宽存储器（HBM）接口的高性能3D堆叠存储器。美国国防部高级研究计划局（DARPA）的计划[18]专注于创建和标准化chiplet之间的开放连接协议。一个限制是，该计划侧重于支持对国防工业重要但可能与商业发展无关的工艺节点。这将协议限制在与接口的模拟性能有一定限制的工艺上。
DSA的另外两个属性必须在多chiplet架构中解决。首先是内存管理。DSA通常连接到主处理器，完整的应用程序流是DSA本身和主处理器上的数据处理过程的有机结合。操作协同是通过协调主处理器和DSA之间的内存状态来实现的。一般是通过内存一致性协议或由程序员管理的主处理器和DSA之间的数据传输来实现的。另一种方式是通过主机上的操作系统控制和管理加速器。
在本文，我们呼吁开发开放体系结构的标准，并开发可以作为开放体系结构模板和初始平台的原型产品。我们（开放领域特定架构(ODSA)工作组）提出了一种低成本、高性能的开放加速器架构，以解决开发DSA的全部需求，包括以下组件: 支持chiplet组之间多种形式的物理通信 基于消息的协议，用于chiplet之间的一致性和批量数据移动 主处理器集成软件，用于将加速器与主处理器集成 为该方法提供chiplet的行业联盟 我们还建议使用以下组件提供平台原型: 有机基质上的低成本多chiplet 封装 一种实现所有其他组件互联胡同的基于消息的通信的网络化chiplet 一个远程SerDeschiplet 一个RISC CPUchiplet 芯片开封实验室介绍，能够依据国际、国内和行业标准实施检测工作，开展从底层芯片到实际产品，从物理到逻辑全面的检测工作，提供芯片预处理、侧信道攻击、光攻击、侵入式攻击、环境、电压毛刺攻击、电磁注入、放射线注入、物理安全、逻辑安全、功能、兼容性和多点激光注入等安全检测服务，同时可开展模拟重现智能产品失效的现象，找出失效原因的失效分析检测服务，主要包括点针工作站（Probe Station）、反应离子刻蚀（RIE）、微漏电侦测系统（EMMI）、X-Ray检测，缺陷切割观察系统（FIB系统）等检测试验。实现对智能产品质量的评估及分析，为智能装备产品的芯片、嵌入式软件以及应用提供质量保证。
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