Cadence 版图设计学习之Mentor Calibre版图验证工具

    今天是连续学习的第4天啦~

    今天还是对版图设计工具界面的熟悉，对Mentor Calibre版图验证工具界面的认识。还没有到真正实践的时候。今天主要的学习Mentor Calibre版图验证工具，主要就包括3个工具，一个是DRC、LVS和PEX，而每一个工具的内容有分别包括了简介、界面介绍和验证流程举例。DRC是设计规则检查的意思，LVS版图与电路图一致性检查，PEX是寄生参数提取，只有当LVS过了才可以进行PEX的检查。后面的内容也都是围绕这三个内容开始展开的。今天的内容有点多，但是都是可以依次类推，工具性的东西，真正用的时候用两遍就差不多了，所以不用紧张。

    多的话不说了，我们开始吧~~~

        Mentor Calibre为版图验证工具，它的作用是消除错误、降低设计成本及设计风险。

版图物理验证主要包括设计规则检查（DRC）、电学规则检查（ERC）、版图与电路图一致性检查（LVS）3个主要部分。

    版图验证工具的调用方法有3种，即内嵌在Cadence Virtuoso Layout Editor工具中、Calibre图形界面和Calibre查看器（Calibre View）。

3.1 Mentor Calibre版图验证工具调用

1、采用内嵌Cadence Virtuoso Layout Editor工具启动（我用chris的安装包直接就有了calibre的菜单栏）

采用Cadence Virtuoso Layout Editor直接调用Mentor Calibre 工具需要进行文件设置，在用户的根目录下找到.cdsinit文件，在文件的结尾处添加以下语句即可（其中，calibre.skl为calibre提供的skill语言文件）

Load”/user/calibre/calibre.skl”

加入上述语句后，存盘并退出文件，进入到工作目录，启动Cadence Virtuoso 工具。在打开存在的版图视图文件或新建版图视图文件后，在layout Editor的菜单栏上增加了一个名为“Calibre”的新菜单。

 

需要运行哪一个，就点击运行哪一个。

2、采用Calibre图形界面启动

输入命令calibre-gui&，启动Mentor Calibre

（这个我还没有找到，可能我装的版本上面目前还没有）

3、采用Calibre View查看器启动

在我的软件中如下： 

    通过查看器可对版图进行编辑，同时也可以在查看器中调用DRC、LVS及PEX工具进行版图验证。

    利用Calibre View查看器对版图进行验证时，需要对版图文件读入查看器中。执行以下操作，选择版图文件，打开版图。

 

    进行版图验证时，利用菜单“Tools”——“Calibre Interactive”下的子菜单来选择验证工具（Run DRC、Run DFM、Run LVS和Run PEX）

    因为我现在还没有学会，也没有现成的版图，后续学到了再补上。

3.2 Mentor Calibre DRC验证

3.2.1 Calibre DRC验证简介

        DRC是主要根据工艺厂商提供的设计规则检查文件，对设计的版图进行检查。其检查内容主要以版图层为目标，对相同版图及相邻图层之间的关系及尺寸进行规则检查。DRC的目的是保证版图满足流片厂家的设计规则。只要满足厂家设计规则的版图才有可能成功制造，并且符合电路设计者的设计初衷。

 

    图3-10所示的是不满足设计规则的版图与制作出来的芯片对比。

    从图3-10中可以看出，下边线条在左下角变窄，这部分不满足设计规则的要求。在芯片制造过程中就可能发生物理上的断路，造成芯片功能失效。因此，在版图设计完成后，必须采用流片厂家的设计规则进行检查。

    采用Calibre对输入版图进行DRC检查时，其输入主要包括两项，即设计者的版图数据（Layout，一般为GDSII格式）和流片厂家提供的设计规则(Rule File)。其中，Rule File中限制了版图设计的要求，以及提供Calibre工具如何做DRC。Calibre做完DRC后，输出处理结果，设计者可以通过一个查看器（Viewer）来查看，并通过提示信息对版图中出现的错误进行修正，直到无DRC错误为止。

        Calibre DRC是一个基于边缘（EDGE）的版图验证工具，其图形的所有运算是基于边缘来进行的，这里的边缘还区分内边和外边。

        Calibre DRC的常用指令主要包括内边检查（Internal）、外边检查（External）、尺寸检查（Size）、覆盖检查（Enclosure）等。

内边检查（Internal）指令用于检查多边形的内间距，它不仅可以检查同一版图层的多边形内间距，也可以检查两个不同版图层的多边形之间的内间距。

内边检查的是多边形内边的对应关系，需要注意的是图中左侧凹进去的相对两边不做检查，这是两边的外边缘的缘故。一般内边检查主要针对的是多边形或矩形宽度的检查，如金属最小宽度等。

外边检查（External）指令用于检查多边形外间距，它不仅可以检查同一版图层多边形的外间距，也可以检查两个不同版图层多边形的外间距。

外边检查的是多边形外边的相对关系，图中对其左边凹进去的部分上、下两边做检查。一般外边检查主要针对的是多边形或矩形与其他图形距离的检查。如同层金属、相同版图层允许的最小间距等。

在覆盖检查（Enclosoure）指令用于检查多边形交叠，它可以检查两个不同版图层多边形之间的关系。

覆盖检查的是被覆盖多边形外边与覆盖多边形内边关系。一般覆盖检查是对多边形被其他图形覆盖，被覆盖图形的外边与覆盖图形内边的检查，如有源区上多晶硅外缘最小距离等。

3.2.2 Calibre DRC界面介绍 

    下图为Transcript的显示结果，它应该显示Calibre DRC的启动信息，包括启动时间、启动版本和运行平台等信息，在Calibre DRC执行过程中，还显示Calibre DRC的运行过程，但是我们还没有启动，所以是空白信息。 

这里因为我还没有工程进行Calibre DRC，所以，无法进行演示，后面学到了再进行DRC吧~

3.2.3 Calibre DRC验证流程举例

本节采用内嵌在Calibre Virtuoso Layout Editor的菜单选项来启动Calibre DRC。Calibre DRC的操作流程如下所述：

（1）启动Calibre Virtuoso 工具命令icfb，弹出Cadence Virtuoso对话框。 

（2）打开需要验证的版图视图：执行菜单命令 

 

（3）打开Calibre工具：执行菜单命令 

（4）单击“Rules”按钮，选择设计规则的文件

（5）单击“Inputs”按钮，

（6）单击“Output”按钮，在此可以选择默认的设置，同时也可以改变相应输出文件的名称

（7）单击“Run Control”按钮，选择默认设置。单击“Run DRC”按钮，Calibre 开始导出版图文件并对其进行DRC检查。

（8）Calibre DRC完成后，会自动弹出输出结构RVE及文本格式文件

（9）查看Calibre DRC输出结果的图形界面RVE。

（10）分别对错误进行修改

（11）根据提示对版图进行修改，将两个SN区合并为一个，这就不会存在间距问题。

（12）DRC错误修改完毕后，再次对版图进行DRC校验，直到所有的错误均修改完毕。

后面有具体工程再进行这个步骤。

3.3 Mentor Calibre LVS验证

3.3.1 Calibre LVS验证简介

        LVS全程Layout Versus Schematic，意思是版图和电路图的一致性检查。

    版图与电路图一致性检查（Layout Versus Schematic,LVS）的目的在于检查人工绘制的版图是否和电路结构相符。由于电路图在版图设计之初已经经历过仿真确定了所采用的晶体管、以及各种器件的类型和尺寸，一般情况下人工绘制的版图如果没有经过验证基本上不可能与电路图完全相同，所以对版图与电路图做LVS是非常必要的。

通常情况下，Calibre工具对版图与电路图做LVS是非常必要的。

在Mentor Calibre LVS的基本流程中，首先根据元器件定义规则对元器件及连接关系的版图（Layout）中提取相应的网表（Layout Netlist），其次读入电路网表（Source Netlist），再根据一定的算法对从版图中提取的网表与电路网表进行比对，最后输出比对结果（LVS Compare Output）。

        LVS检查主要包括元器件属性、元器件尺寸及连接关系等一致性比对检查，同时还包括电学规则检查（ERC）等。

3.3.2 Calibre LVS界面介绍

它的调用和上面Calibre DRC类似。 

    界面也比较类似，可以以此类推。

    （这一部分到后面做的时候重新认识吧）

3.3.3 Calibre LVS验证流程举例

    与Calibre DRC类似，在Virtuoso Layout Editor菜单选项来启动Calibre LVS，Calibre LVS的操作如下。

1、启动Cadence Virtuoso工具命令icfb，弹出CIW对话框

2、打开需要验证的版图视图，“OK”。

3、打开Calibre LVS工具，执行菜单命令“Calibre”-“Run LVS”，弹出LVS工具对话框

4、单击“Rules”按钮

5、单击“Inputs”按钮

6、选择“Netlist”选项卡

7、单击“outout”按钮

8、单击“Run Control”按钮

9、Calibre LVS完成后，会自动弹出输出结果并弹出图形界面（如果没有自动弹出，可单击“Start RVE”按钮并开启图形界面），查看错误信息。

10、查看输出结果的图形界面，表面在版图与电路图存在的错误（连线不匹配，端口匹配错误以及元器件属性匹配错误）。

11、修改错误，LVS匹配错误修改完毕后，再次做LVS，直到所有的匹配错误均修改完毕。

类似Calibre DRC，后面用到再来根据这个流程再走一遍。

3.4 Mentor Calibre 寄生参数提取（PEX）

3.4.1 Calibre PEX验证简介

        PEX的全称parasitic parameter extraction，意思是寄生参数提取。

    寄生参数提取（parasitic parameter extraction）是根据工艺厂商提供的寄生参数文件对版图进行其寄生参数（通常为等效的寄生电容和寄生电阻，在工作频率较高的情况下还需要提取寄生电感）的抽取，电路设计工程师可能对提取的寄生参数表进行仿真，由于寄生参数的存在，此仿真的结果相比前仿真结果会有不同程度的性能恶化，使得其结果更加贴近芯片的实测结果，所以对集成电路设计来说版图参数提取的准确程度非常重要。

在此需要说明的是，对版图进行寄生参数提取的前提是版图和电路图的一致性检查必须通过，否则参数提取没有意义。所以，一般都会在进行版图的寄生参数提取前自动进行LVS检查，生成寄生参数提取需要的特定格式的数据信息，然后再进行寄生参数提取，PEX主要包括LVS和参数提取两个部分。

3.4.2 Calibre PEX界面介绍

同样，和前面的一样，调用如下： 

类似于上面，这里不一一介绍了，后面用到了再说。

 

3.4.3 Calibre PEX流程举例

1、启动Cadence Virtuoso工具命令icfb，弹出CIW对话框

2、打开需要验证的版图视图

3、“OK”

4、打开“Calibre PEX”工具

5、单击“Rules”按钮

6、单击“Inputs”按钮

7、选择“Netlist”选项卡，如果电路网表文件已经存在，则直接调取，并取消“Export from schematic viewer”选项的选中状态；如果电路网表需要从同名的电路单元中导出，则应选中“Export from schematic viewer”选项。

8、单击“Outputs”按钮，将“Extraction Type”选项修改为“Transistor Level-R+C-No Inductance”，表明是晶体管提取，提取版图中的寄生电阻和电容，忽略电感信息；将“Netlist”选项卡中的“Format”按钮修改为SPICE，表明提出的网表须采用Hspice软件进行仿真；其他选择卡（Nets、Reports、SVDB）选择默认选项即可。

9、单击“Run Control”按钮，选择默认设置；单击“Run PEX”按钮，Caliber开始导出版图文件并对其进行参数提取。

10、Calibre PEX完成后，自动弹出输出结果和图形界面（在“Outputs”选项卡中选择，如果没有自动弹出，可单击“Start RVE”按钮开启图形界面），以便查看错误信息。

11、在Calibre PEX运行后，同时会弹出参数提取后的主网表，此网表可以在Hspice软件中进行后仿真。另外，主网表还根据选择提取的寄生参数包括若干寄生参数网表文件，在进行后仿真时一并进行调用。

    好了，这一章Mentor Calibre版图验证工具终于结束了，这一章更偏向的是具体的实践，虽然后面的Mentor Calibre LVS、Mentor Calibre PEX描述的没有Mentor Calibre DRC详细，但是真正应用起来应该也会上手很快。下一章就可以开始集成电路版图设计啦~一起加油吧~