首先是P型衬底上面有一层外延生长的Si，厚度大概1um，然后再生长一层Screen Oxide。2. N-Well and P-Well Definiton定义N-Well和P-Well，左边区域进行硼离子注入，形成P-Well，右边区域进行磷离子注入，形成N-Well。 3. Photoresist Strip & Pad Oxide Growth然后去除光刻胶和Screen Oxide，接着进行Rapid Thermal Anneal，修复晶格，活化P/N-Well，再生长一层Pad Oxide。4. SiliconNitride & Hard Mask Deposition接下来是Fin的形成，宽度大概10nm，普通的光刻工艺无法形成这么小的线宽，这里用的是SADP工艺，通过sidewall space 作为etch HM形成Fin，当然现在最先进的EUV光刻机可以直接形成。
先是通过CVD工艺形成一层Silicon Ntride，上面再沉积一层Amorphous Carbon 作为牺牲层，又称为Mandrel。接着Coating BARC和PR进行曝光，形成Mandrel的Pattern。6. Mandrel Etch and PR StripEtch向下吃到Silicon Ntride层停止，然后去除PR，只留下Amorphous Carbon 层。CVD工艺沉积一层Oxide layer，然后etch向下吃Oxide吃到Silicon Nitride层停止，结果在Amorphous Carbon侧边形成线宽很小的Oxide Spacer。8. Mandrel Removal & Nitride Etch然后通过etch吃掉Amorphous Carbon Mandrel层，只留下Oxide Spacer作为Hard Mask，然后再向下etch吃掉Silicon Nitride。9. Fin Etch & Trench Liner GrowthOxide Space和Nitride作为Hard Mask继续向下etch，一直吃到P/N-Well层，然后通过热氧化在trench形成薄薄一层silicon dioxide，称为Trench Liner。10. Trench Liner Removal & Fin Removal Photo然后通过etch去除oxide trench liner，接着通过光刻胶，把P/N-Well中间多余的Fin通过etch移除。然后通过CVD填充一层厚厚的TEOS，接着通过CMP工艺研磨，直到接触silicon nitride 停止。13. Nitride Removal & TEOS Etch-Back通过热磷酸溶液去除多余的silicon nitride，然后利用etch移除Fin周围的TEOS，剩下的Fin之间的TEOS作为STI（Shallow Trench Isolation)。14. Alternate Well Implant Methodology前面2步已经通过离子注入定义了P/N-Well。如果没有定义，实际上到这一步也可以操作，工艺原理类似，通过光刻胶阻挡，分别进行离子注入。15. ESL Growth & Amorphous Silicon Deposition然后Fin上通过热氧化生长一层oxide作为etch stop layer(ESL)，接着CVD沉积一层厚厚的Amorphous Silicon层。16. Amorphous Silicon Depositon & Patterning然后CMP磨平Amorphous Silicon，接着CVD沉积一层Amorphous Carbon作为Hard Mask，再Coating一层BARC作为抗反射层。17. Hard Mask Patterning and Etch曝光，Amorphous Carbon作为Hard Mask一直向下etch,P/N-Well区域都留下Amorphous Silicon的形状做为gate，实际上这是dummy gate,后面会remove，在填充High-K介质和金属gate。18. 2nd Gate Electrode Patterning这一步主要是把右边多余的dummy gate去掉。19. Offset Spacer Deposition接下来先通过热氧化生成一层poly oxide，再通过CVD沉积一层oxide，这两层就是所说的offset spacer。由于本文讨论的是RMG制程，所以High-K电介质，metal gate ,doped amorphous silicon gate eiectrode还没开始。20. NMOS Extension ImplantCoating上PR和BARC，然后进行Litho和Etch，使NMOS区域暴露出来，再进行砷离子注入，使Fin的表面形成一层Extension Implant区域。21. PMOS Extension Implant由于离子注入后晶格有损伤，接下来进行快速热退火工艺， 活化PMOS/NMOS Extension。23. Nitride Spacer Deposition Etch接下来沉积一层silicon Nitride，然后进行etch,生成一层nitride spacers,Fin的两侧形成spacer不是我们想要的，不过没关系，后面会移除。24. Nitride Spacer MorphologyNitride Spacers形成后，我们可以看到dummy gate electrode,Source,Drain区域的分布。25. Hard Mask Deposition & Patterning然后沉积一层SiCN作为Hard Mask,接着Coating上BARC和PR进行曝光，目的是移除Fin。26. Hard Mask Etch & PMOS Fin RemovalSiCN作为Hard Mask,PMOS Fin以及Spacer全部被etch完。27. SiGe Deposition & Hard Mask Removal接着进行SiGe外延生长，由于SiGe只会在Silicon表面生长，所以只在PMOS的Source/Drain Fin区域形成，然后Etch剩下的SiCN Hard Mask。28. Hard Mask Deposition & Patterning同理，沉积一层SiCN Hard Mask，Coating BARC和PR,接着在NMOS区域进行曝光形成pattern。NMOS区域有两种选择方案，一种是去除Fin上面的oxide后，外延生长silicon;另外一种是整体去除Fin,然后外延生长SiC,其目的是增加载流子迁移率，下面分别介绍。29. Hard Mask Etch & Oxide StripNMOS区域进行Hard mask etch,然后用HF去除Fin上面的Oxide。30. #1 Epitaxial Si Growth Hard Mask Strip然后在Fin上外延生长一层Si,也就是只会在NMOS的Source/Drain上形成，接着把多余的SiCN Hard mask 移除。31. #2 NMOS Fin Removal & SiC Epitaxial Deposition将NMOS Fin全部移除，然后在Source/Drain区域外延生长SiC。32. SiCN Hard Mask Strip & Silicon Implant移除SiCN Hard Mask层，然后进行Silicon Pre-Amprphization Implant(PAI),目的是形成一层均匀的低电阻的silicide。33. Oxide Strip & Al Salicide Implan用HF移除Gate，Source，Drain上面的oxide,然后在PMOS区域进行离子注入Al,目的是降低SiGe表面的接触电阻。34. Cold Titanium Deposition & Anneal然后通过PVD的方式在表面形成一层Titanium,接下来进行快速热退火，Titanium会在表面形成silicide。35. Unreacted Titanium Strip没有反应的Titanium位于spacer sidewall and STI 上面，接着用湿法蚀刻的溶剂去除。36. Oxide/Nitride Etch-Stop Laryer DepositionWafer用p/SC1溶剂清洗，然后在表面形成一层silicon dioxide 和nitride silicon,将作为contact etch的stop layer。37. PMD Deposition and Polish-Back然后沉积一层厚厚的PSG(Phospho-Silicate Glass),这一层的作用是充当PMD(Pre-Metal-Dielectric），然后用CMP抛光，dummy gate上面的Nitride spacers 将被磨掉，露出里面的amorphous silicon。38. Polysiliocn Gate Removal然后通过etch将dummy gate 里的amorphous silicon移除，etch会停留在Fin上面的Oxide ESL。然后通过etch 移除Fin上面的oxide layer。40. Bottom Interface Oxide Layer Growth然后通过低温氧化反应在Fin表面形成一层oxide，称为BIL(Bottom Interface Layer), High-K电介质将会在上面生长。中篇到此为止，最后一部分会讲High-K metal gate的形成以及contact制程。41. High-k Dielectric Deposition接下来ALD（Atomic Layer Deposition)工艺沉积一层High-K Hafnium oxide(氧化铪）做为电介质。42. PMOS Metal(TiN) DepositionALD工艺在PMOS区域沉积一层功函数金属gate TiN。然后沉积一层TaN作为Etch Stop Layer。44. PMOS Metal(TiN) Deposition45. PMOS Metal Patterning然后Coating一层PR,NMOS区域曝光暴露出来。NMOS区域的TiN Layer被etch完，下面的TaN做为etch-stop -layer。然后拔出PR,这里要注意，NMOS和PMOS区域的金属层是不同的。48. NMOS Metal Deposition然后通过SIPVD(Self Ionizing Phsical Vapor Deposition)工艺在NMOS/PMOS区域沉积一层TiAl金属。在一定温度下，进行Anneal Metal,目的是使NMOS区域Al diffuse到High-K电介质的上方，形成TiAlN work function metal,而PMOS 区域由于TiN做为阻挡层，Al不会diffuse进去。50. Tungsten Deposition Back-Fill然后沉积一层厚厚的金属钨，也是通过SIPVD工艺，金属钨会填充在Metal gate 的空腔中。51. Tungsten Metal Polish然后CMP工艺磨平金属钨，可以看到gate空腔里面填充了金属钨，接下来就是contact连线工艺。52. The FinFET Self Aligned Contacts这里contact用了SAC（Serlf-Align Contact)工艺，Intel率先使用的，包括三步，etch-deposition-polish,下面会详细介绍。金属钨和Metal gate被etch back,露出空腔。然后CVD沉积一层SiON,Gate 空腔中也会被填充。下一步是通过CMP磨平，到PSG层停止，这样Gate 空腔中填满了SiON。然后再沉积一层厚厚的PSG做为PMD(Pre-Metal Dielectric)57. Tungsten Trench Contacts; Patterning然后Coating上PR，然后曝光定义连contact的区域，包括metal，source.drain区域，最后进行etch，打开金属层。58.Ti/TiN Barrier Deposition经过清洗干净后，然后通过IMP PVD 工艺开始长Ti glue-layer,然后再长一层TiN,最后进行RTA，使Ti/TIN两层均匀的填充contact区域。59. Tungsten Deposition & Polish-Back然后开始通过CVD沉积一层厚厚的金属钨，接着进行CMP磨平，这样gate,source，drain区域都通过金属钨连出来了。之前的工艺是用Cu做为互连线，后面更先进工艺可能会用金属钴。到此，22nm FinFET工艺核心的前中段工艺介绍完毕，FinFET工艺较之前的平面MOS管工艺更复杂，每一步都有可能造成yield loss。接下来有时间再给大家介绍22nm planar process flow（平面结构最后一个节点）。
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